Codificador de prioridad de 8 a 3 líneas con tecnología CMOS para aplicaciones en 6G

Resumen

El presente trabajo consiste en el diseño de un codificador de paridad en un circuito integrado (CI) 74LS148 con tecnología CMOS, éste fue diseñado con la herramienta L-Edit de Mentor Graphics, junto con todos los cálculos necesarios para poder establecer el ancho (W) y la longitud (L) del canal de los transistores diseñados, todo esto para poder implementar un CI de un decodificador con un consumo menor de potencia y un rango más amplio de operación. El 74LS148 es un codificador prioritario de sus entradas para garantizar que solo se codifique la línea de datos de orden más alto. Además, codifica ocho líneas de datos en binario de tres líneas (4-2-1) (octal). Al proporcionar circuitos en cascada (habilitación de entrada EI y habilitación de salida EO), se permite la expansión octal sin necesidad de circuitos externos. La tecnología CMOS por sus siglas en ingles Complementary Metal Oxide Semiconductor, está basada en transistores de efecto de campo que, con el paso de los años ha ganado popularidad en los circuitos integrados (CI), su característica principal es el bajo consumo de potencia, la velocidad de conmutación y alta inmunidad al ruido.